Klasifikasi Keluarga Logika / Logic Family ECL (Emitter-Coupled Logic) - Elektronika - Ruang Pendidikan

Klasifikasi Keluarga Logika / Logic Family ECL (Emitter-Coupled Logic) - Elektronika

ECL adalah keluarga logika yang menggunakan transistor dwikutub dengan pengendalian arus untuk membuat fungsi logika. Karakteristik utama dari ECL adalah dirancang untuk aplikasi sistem atau peralatan berkecepatan sangat tinggi. kekurangan utamanya adalah kebutuhan arusnya yang besar yang berarti membutuhkan banyak daya. ECL menggunakan IC dalam dua seri yaitu, IC ECL 10K dan IC ECL 100K.

(a) Tegangan keluaran dalam keadaan logika 0. (b) tegangan keluaran dalam keadaan logika 1


                                           (a)                                                                        (b)
              Input A = Low (≤-1,7 V) Input A = High (≥-0,8 V)
              Input B = Low (≤-1,7 V) Input B = Low (≤-1,7 V)
              Vout      = Low (≤-1,7 V) Vout      = High (≥-0,8 V)

Gambar 5.13 Masukan tingkat penguat diferensial pada gerbang logika OR/NOR yang dibuat dengan teknologi ECL (a) Tegangan keluaran dalam keadaan logika 0. (b) tegangan keluaran dalam keadaan logika 1.

Simbol gerbang logika OR/NOR
Input
Output
A
B
Vout
-Vout
0
0
0
1
0
1
1
0
1
0
1
0
1
1
1
0

Gambar 5.14 (c) Simbol gerbang logika OR/NOR dari IC ECL dan tabel kebenarannya

Pada IC ECL, level tegangan logika 1 atau tinggi (High) ditanggapi menjadi -0,8 Volt dan level tegangan rendah (Low) ditanggapi menjadi -1,7 Volt. Level tegangan logika inilah yang menjadi persoalan ketika di interface ke logika TTL dan CMOS. IC seri ECL menggunakan catu daya dengan tegangan -5,2 Volt pada VEE dan 0 V pada VCC. Referensi tegangan pada basis dari transistor Q3 di set dengan rangkaian internal dan ditentukan batas ambangnya di antara level logika 1 dan 0.
Perhatikan gambar 5.13 (a) IC ECL dengan tegangan keluarannya dalam keadaan logika 0 atau rendah. Basis dari transistor Q3 lebih tinggi tegangan positifnya daripada transistor Q1 dan Q2. Ini menyebabkan transistor Q3 terhubung singkat, dan pada tegangan keluarannya Vout menjadi logika 0.

Perhatikan gambar 5.13 (b) IC ECL dengan tegangan keluarannya dalam keadaan logika 1. Jika salah satu masukan A atau B memiliki tegangan -0,8 V atau tinggi, basis dari transistor Q1 atau transistor Q2 akan menjadi lebih tinggi potensial tegangan positifnya daripada transistor Q3, dan transistor Q3 akan berhenti konduktivitasnya dan membuat tegangan keluarannya Vout menjadi logika 1. Gambar tersebut menunjukkan apa yang terjadi ketika -0,8 V ditempatkan pada masukan A.
Dalam setiap kejadian, baik itu ECL dalam keadaan 0 atau 1, transistor tidak pernah menjadi jenuh, demikian pula perubahan kapasitansi tidak dibangun pada basis transistor untuk membatasi pensaklaran tersebut.

Iklan Atas Artikel

Iklan Tengah Artikel 1

Iklan Tengah Artikel 2

Iklan Bawah Artikel